应用于片上系统中低功耗IP核设计的自适应门控时钟技术
常晓涛[1,2] 张明明[1,2] 张志敏[1] 韩银和[1]
[1]中国科学院计算技术研究所系统结构部,北京100080 [2]中国科学院研究生院,北京100039
摘 要:
门控时钟技术一直以来是降低芯片动态功耗的有效方法．文章结合片上系统（SoC）的结构特性和设计特点，分析已有的各种门控时钟技术的优缺点，指出这些缺点是SoC设计中的严重障碍，随后抽象出IP核工作模型，提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术．这种技术在不影响性能的前提下，可以根据IP核的应用状况自动开关时钟，不但可以降低动态功耗，还可以结合门控电源技术降低漏电功耗．对一款真实SoC中浮点IP核的改造实验表明，在不降低性能的前提下，可以平均降低62．2％的动态功耗，同时理论上平均降低70．9％的漏电功耗． (共8页)
学科分类:
TP302[工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 一般性问题 > 设计与性能分析]
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