学术
一种新型低抖动快速锁定时钟稳定电路
张奉江[1,2] 周述涛[2,3] 李儒章[2,3] 张正璠[2,3]
[1]重庆邮电大学,重庆400065 [2]模拟集成电路国家级重点实验室,重庆400060 [3]中国电子科技集团公司第二十四研究所,重庆400060
国际标准刊号：ISSN 1004-3365
国内统一刊号：CN 51-1279
摘 要:
介绍了一种新型低抖动快速锁定时钟稳定电路。该电路通过检测输入时钟信号的上升沿，产生一个尖峰脉冲和一个精确延迟半个周期的尖峰脉冲，共同组成一个稳定的低抖动时钟。该电路采用0．35μm标准CMOS工艺库，在Cadence环境下进行仿真，在100MHz输入时钟频率下，输出时钟抖动为56fs，电路的功耗仅有35mW。[著者文摘]
文章出处:
《微电子学》-2008年38卷1期 -137-140页
Microelectronics
栏目信息:
分 类 号:
文献标识码:
A
文章编号:
1004-3365（2008）01-0137-04
[参考文献]
A Novel Low Jitter and Fast Locking Clock Stabilizer
ZHANG Feng-jiang,ZHOU Shu-tao,LI Ru-zhang,ZHANG Zheng-fan（1. Chongqing University of Posts and Telecommunications, Chongqing 400065;2. National Laboratory of Analog IC＇s, Chongqing 4000603;3.Sichuan Institute of Solid State Circuits, CETC, Chongqing 400060, P. R. China）
Abstract:
A novel low-jitter fast-locking clock stabilizer is presented. By detecting the rising edge of the input clock signal, the circuit generates two peak pulses, one of which is exactly delayed by half cycle, to form a stable clock with low jitter. The circuit was simulated based on 0.35μm standard CMOS technology. At input clock rate of 100 MSPS, the circuit has a peak-to-peak clock jitter of 56 fs, and its power dissipation is only 0. 35 mW.[著者文摘]
Key words:
Clock duty cycle stabilizer; Low clock jitter; Analog IC
收稿日期: 2007-04-13
修订日期: 2007-08-20
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